Cadence整合设计流程优化TSMC InFO封装技术 - 安防知识网

新流程能够协助系统单芯片（SoC）设计人员于单窗口支持多种制程结构环境下，快速将全系统的多晶粒及InFO封装中产生网表

　　为提供行动通讯及物联网（IoT）应用的设计及分析能力和跨晶粒（Cross-die）互动建模，Cadence宣布针对台积电(TSMC)先进晶圆级整合式扇出（InFO）封装技术推出更优化的全面整合设计流程。

　　Cadence产品工程事业群资深总监Steve Durrill表示，目前有许多行动通讯及IoT顾客想要部署台积公司InFO技术的系统。透过与台积的密切合作，我们得以帮助双方的共同客户缩短设计及验证周期时间，让客户能够更快将创新可靠的SoC推出上市。

　　此次强化流程中使用的工具包括OrbitIO互连设计器、系统级封装（SiP）布局、QuantusTM QRC萃取解决方案、SigrityTM XtractIM技术、Tempus时序签核解决方案、实体验证系统（PVS）、Voltus-Sigrity封装分析、Sigrity PowerDC技术及Sigrity PowerSI 3D-EM萃取选项。

　　新流程能够协助系统单芯片（SoC）设计人员于单窗口支持多种制程结构环境下，快速将全系统的多晶粒及InFO封装中产生网表：OrbitIO互连设计器有效运用台积公司InFO技术整合多晶粒设计，产生可直接用于电气和时序详细分析等后续设计步骤的顶层网表。

　　也可直接自封装设计数据库产生标准寄生交换格式（Standard Parasitic Exchange Format，SPEF），大幅简化时序签核：传统方法需要将InFO封装设计数据库转换为 IC设计数据库方能产生SPEF，Sigrity XtractIM技术却可自动产生异质InFO系统的SPEF，藉此加快时序签核程序并缩短上市时间。

　　台积公司设计基础架构营销事业部资深协理Suk Lee表示，Cadence专为TSMC InFO技术所开发的流程能够为需要在有限尺寸规格中增加带宽的顾客提供帮助。此一整合式设计流程包括能够满足此一市场需求的全套Cadence数字、签核与客制IC流程技术，此合作将协助顾客以更高效率达成设计目标。