创意的HBM2方案针对AI和高性能运算需求 - 安防知识网

　　GUC资深研发副总梁景哲表示，HBM研发采用3D内存技术，相关的研发深度及衍生费用相当惊人，因此此次的发表别具意义，这是首次将最新HBM物理层/控制器IP整合到SoC，透过GUC所设计的中介层来存取堆栈内存晶粒，然后以CoWoS 2.5D技术来完成封装。我们预期高速且低功耗的256GB/s HBM IP将提供DRAM前所未有的效能，并提升高阶运算工作的反应速度。

　　高带宽内存(HBM)是运用在3D堆栈DRAM的高效能内存界面，通常与高效能图形加速器或网络装置结合使用，在2013年由JEDEC采用成为业界标准，而第二代HBM2也于2016年1月由JEDEC采用。

　　HBM2是使用在SoC设计上的下一代内存协定，可达到2Gb/s单一针脚带宽、最高1024支针脚(PIN)，总带宽256GB/s (Giga Byte per second)。1024针脚的HBM2 PHY使用硅穿孔(through-silicon via)与8-Hi (8层)DDR芯片堆栈(chip stack)做链接，这样的设计需要采用台积电的先进2.5D封装技术CoWoS。CoWoS使用次微米等级硅晶接口(中介层)，将多个芯片整合到单一封装内，能够进一步提高效能、降低功耗，达到更小尺寸。

　　在整个解决方案的设计与验证中，GUC制造处执行中介层和基体(substrate)设计，管理整个封装结构，研发处设计HBM2 PHY与控制器IP，确保符合JESD235A规范并提供具竞争力的面积及功耗，芯片设计处成功完成SoC并整合HBM2物理层及控制器，因此GUC能成功使用CoWoS技术来整合GUC SOC、中介层与封装设计、HBM2芯片以验证所有设计、封装及测试方案。

　　GUC HBM2 PHY与控制器目前已为台积电16奈米制程技术装置供货，不久将推出台积电7奈米制程的HBM2物理层和控制器IP。GUC也提供完整设计套件以利加速全系统发展流程，套件包含数据表(datasheet)、产品简介(product brief)、发布通知(release note)、Verilog模型(behavior model)、时序模型(timing model)、LEF模型、GDS、网表(netlist)及DRC/LVS/ERC/ANT报告。