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近日已通过PCI-SIG合规测试,意味着未来设计师能将超低功率的PCIe3 PHY IP,整合至以28纳米制程技术为目标的装置。其精简的面积减少了SoC芯片大小并降低成本。
新的56Gbps SerDes 内核同时支援 PAM4 和 NRZ 信号传导,可补偿超过 35dB 的插入损耗,因而无须在目前极具挑战性的系统内容中部署昂贵的高功耗中继器
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